一、功能描述　　用Verilog HDL来描述加法器是相当容易的，只需要把运算表达式写出来即可，本案例用加法运算符实现了8位加法器的功能。　　二、平台效果图　　仿真效果图　　　　三、实现过程　　输入输出信号列表如下：　　　　只需将运算表达式写出了即可：　　{cout,sum} = a + b;...